Via-Array-Testchip, ein Verfahren zur Optimierung von Zuverlässigkeit und Qualität von CMOS-Bausteinen
Conference: Zuverlässigkeit und Entwurf - 1. GMM/GI/ITG-Fachtagung
03/26/2007 - 03/28/2007 at München
Proceedings: Zuverlässigkeit und Entwurf
Pages: 7Language: germanTyp: PDF
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Authors:
Kohlert, Dieter (Fachhochschule Regensburg, Regensburg, Deutschland)
Holmer, Rainer (Infineon Technologies, Regensburg, Deutschland)
Abstract:
Defekte von Vias, also Kontaktlöchern zwischen verschiedenen Metallisierungsebenen, stellen eine der häufigsten Ausfallursachen hochintegrierter Schaltkreise dar. In einem Gemeinschaftsprojekl der Fachhochschule Regensburg und Infineon Technologies Regensburg wurde ein Testchip-basierendes Verfahren entwickelt, mit dem Via-Ausfälle mit hoher statistischer Auflösung detektiert und analysiert werden können.