Ein Verfahren zur Verifikation hochkomplexer Randbedingungen beim IC-Entwurf

Inhalt:
Die wachsenden Anforderungen an elektronische Baugruppen und die rasante technologische Entwicklung erzwingen die Absicherung der spezifizierten qualitativen und funktionalen Eigenschaften der Baugruppen mit Hilfe automatisierter Verifikationsverfahren. Die dabei verwendeten Verifikationswerkzeuge sind bisher auf die Überprüfung einer festen Menge vordefinierter und meist nicht erweiterbarer Entwurfsrandbedingungen beschränkt. Der Artikel beschreibt eine neue Verifikationsmethodik auf der Basis einer vereinheitlichten Darstellung von Entwurfsrandbedingungen und werkzeugübergreifender Verifikationsaufgaben. Mit Hilfe des vorgestellten Constraint-Engineering-Systems wird erstmals eine flexible, erweiterbare und werkzeugübergreifende Definition von komplexen Entwurfsrandbedingungen und Verifikationsaufgaben höherer Ordnung ermöglicht. Vorhandene Verifikations- und Simulationswerkzeuge lassen sich mit Hilfe dieses Systems leicht zu flexiblen Metaverifikationswerkzeugen kombinieren, mit denen sich Verifikationsaufgaben eines Komplexitätsniveaus bearbeiten lassen, welches dem der Einzelwerkzeuge bei weitem übersteigt. Beispiele aus der praktischen Anwendung im analogen Systementwurf zeigen die Flexibilität und das Potenzial dieses neuen Verifikationsansatzes.