Degradierbare Switches für fehlertolerante Networks-on-Chip

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Networks-on-Chip (NoCs) weisen inhärente strukturelle Redundanz im Sinne von Pfaddiversität auf, die durch geeignete Routingverfahren genutzt werden kann. Dies ermöglicht es, Konnektivität sicherzustellen, selbst wenn einige NoC-Komponenten fehlerbehaftet sind, womit in zukünftigen Chip-Generationen verstärkt zu rechnen ist. Wir stellen ein fein aufgelöstes funktionales Fehlermodell vor, das es zusammen mit fehlererkennenden Maßnahmen sowie einer verteilt implementierten Fehlerdiagnose erlaubt, den Fehlerzustand individueller NoC-Switches sowie der angeschlossenen Kommunikationsverbindungen zu ermitteln. Während Vorarbeiten zur Fehlertoleranz auf Netzwerkebene davon ausgehen, dass Switches entweder verfügbar oder vollständig ausgefallen sind, nutzen wir die Restfunktionalität teildefekter Switches durch einen modifizierten Routingalgorithmus, der zudem für Lastausgleich der Kommunikation sorgt. Dadurch kann ein akzeptables Maß an Kommunikationsdurchsatz selbst bei hohen Fehlerraten aufrechterhalten werden (Graceful Degradation).