Power-Down-Synthese für analoge Schaltungen
Konferenz: Zuverlässigkeit und Entwurf - 9. ITG/GMM/GI-Fachtagung
18.09.2017 - 20.09.2017 in Cottbus, Deutschland
Tagungsband: Zuverlässigkeit und Entwurf
Seiten: 2Sprache: DeutschTyp: PDF
Persönliche VDE-Mitglieder erhalten auf diesen Artikel 10% Rabatt
Autoren:
Neuner, Maximilian; Graeb, Helmut (Lehrstuhl für Entwurfsautomatisierung, Fakultät für Elektro- und Informationstechnik, Technische Universität München, München, Deutschland)
Zwerger, Michael (Infineon Technologies AG, München, Deutschland)
Inhalt:
Mobile Geräte, wie z. B. Smartphones und Tablets, finden eine weite Verbreitung. Deren Laufzeit ist jedoch durch Batterien und Akkumulatoren limitiert. Daher gewinnen Energiesparfunktionen moderner System-on-Chips immer mehr an Bedeutung. In analogen Schaltungen werden durch Power-Down-Netzwerke deren Biasströme im Ruhemodus abgeschaltet. Da jedoch die Schaltungskomplexität steigt, wird der fehlerfreie Entwurf des Power-Down-Modus immer herausfordernder und zeitintensiver. In diesem Beitrag wird ein Verfahren zur Power-Down-Synthese für analoge Schaltungen vorgestellt und beispielhaft für einen symmetrischen Transkonduktanzverstärkers erläutert.