Via-Array-Testchip, ein Verfahren zur Optimierung von Zuverlässigkeit und Qualität von CMOS-Bausteinen
Konferenz: Zuverlässigkeit und Entwurf - 1. GMM/GI/ITG-Fachtagung
26.03.2007 - 28.03.2007 in München
Tagungsband: Zuverlässigkeit und Entwurf
Seiten: 7Sprache: DeutschTyp: PDF
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Autoren:
Kohlert, Dieter (Fachhochschule Regensburg, Regensburg, Deutschland)
Holmer, Rainer (Infineon Technologies, Regensburg, Deutschland)
Inhalt:
Defekte von Vias, also Kontaktlöchern zwischen verschiedenen Metallisierungsebenen, stellen eine der häufigsten Ausfallursachen hochintegrierter Schaltkreise dar. In einem Gemeinschaftsprojekl der Fachhochschule Regensburg und Infineon Technologies Regensburg wurde ein Testchip-basierendes Verfahren entwickelt, mit dem Via-Ausfälle mit hoher statistischer Auflösung detektiert und analysiert werden können.