Testen von gestapelten Dies - eine Betrachtung der Kosten
Konferenz: edaWorkshop 12 - Workshop 2012 - Electronic Design Automation (EDA)
08.05.2012 - 09.05.2012 in Hannover, Germany
Tagungsband: edaWorkshop 12
Seiten: 7Sprache: DeutschTyp: PDF
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Autoren:
Wahl, Michael; Brück, Rainer (Institut für Mikrosystementwurf, Universität Siegen, Siegen, Deutschland)
Inhalt:
In diesem Beitrag werden der Ablauf von Tests von 3D-Chips und die dadurch hervortretenden neuen Probleme betrachtet. Nach einer kurzen Einführung werden der Herstellungsprozess und die verschiedenen möglichen Formen des Zusammenbaus von Stacks gezeigt. Im Folgenden wird der Ablauf von Tests für gestapelte Chips erläutert sowie die verschiedenen Testarten. Bei den Testkosten wird, aufbauend auf bestehenden Modellen für den Test, Erweiterungen der wiederkehrenden und nicht wiederkehrenden Kosten vorgenommen, wobei die Entwicklung einer einfachen Abhängigkeit der Zeit und damit der Kosten von der Anzahl der Dies abgeschätzt wird. Test, Stacked ICs, 3D Test, 3D Test Standard, Test Access Methods, Testkostenmodellierung